Optimisation du processus de microfabrication de micropiliers pour le Fan-Out Wafer Level Packaging (FOWLP)

id="offer-description" class="ecl-u-type-heading-2 ecl-u-mt-none ecl-u-mb-l">Offer Description Contexte : . Les technologies de packaging avancées sont cruciales pour l'évolution de la microélectronique, améliorant les performances grâce à l'intégration hétérogène. Les méthodes traditionnelles peinent à répondre aux exigences de l'informatique haute performance, de l'IA, de l'aérospatiale et de la défense. Avec la demande croissante pour l’intégration hétérogène multi-puces utilisant la configuration avancée du Fan-Out Wafer-Level Packaging (FOWLP), il y a un grand intérêt à réduire le pas d’interconnexion die-to-wafer, puiqu’un pas ultrafin permet des circuits plus simples et plus efficaces, réduisant ainsi la consommation d’énergie et la complexité de conception. Cependant, la réduction de la taille de microbilles de soudures à un tel pas pose de nouveaux défis, notammentent en termes de force thermomécanique, de résistance à l’électromigration et de contrôle des déformations. De plus, un défi majeur dans les processus FOWLP multi-puces est d’assurer une haute précision de placement des puces pendant le procédé d’assemblage flip-chip die-to-wafer (D2W), car les positions des microbilles (contact-pad) doivent correspondre aux masques de la couche de redistribution (RDL). Nous proposons donc ce projet de thèse visant à développer des interconnexions verticales à haute densité (pas < 30 μm) compatibles avec un environnement industriel d’assemblage D2W pour l’intégration hétéro